За время переходов с N5 на N3 и N2 площадь памяти SRAM у TSMC не уменьшалась, но по оценкам DigiTimes после внедрения технологии A14 ожидается снижение площади ячейки SRAM до менее чем 0,017 мкм2 — против ранее сохранявшейся планки около 0,021 мкм2. Это означает более тесное размещение транзисторов и потенциальное увеличение объема кеша на чипах, или освобождение места на кристалле под другие функциональные блоки, — пишет источник на основе данных TSMC и отраслевых наблюдений.

Компании объясняют, что прогресс в области ячеек SRAM может сопровождаться общим повышением плотности размещения транзисторов на 20 % по отношению к N2 и ростом скорости переключения на 10–15 %, либо снижением энергопотребления на около 30 % без потери быстродействия. В рамках A14 TSMC также обещает более компактные ячейки и возможность «транзисторного бюджета» перенаправлять на новые цели кристалла, что в итоге должно дать либо больший объём памяти, либо выделить больше пространства для прочих блоков.

По сравнению с конкурентами в индустрии, в частности Intel и Samsung, изменения видны на поле SRAM: Intel в своей 18A-технологии заявляет минимальные значения близ 0,021 мкм2, тогда как Samsung детально не раскрывает аналогичные параметры. Эти различия подчеркивают потенциальное лидерство TSMC в ближайшем сегменте памяти при переходе на A14.

Массовое производство чипов по технологии A14 планируется начать в 2028 году, что станет важной датой в свёрстании и масштабировании кеш-памяти на новых процессорах. Дополнительные технологии, включая слой перераспределения с шагом 4,5 мкм и продвинутые конденсаторы, также упоминаются как часть внедрения A14 в рамках массового выпуска.